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論文

Comprehensive study on layout dependence of soft errors in CMOS latch circuits and its scaling trend for 65 nm technology node and beyond

福井大伸*; 濱口雅史*; 吉村尚夫*; 親松尚人*; 松岡史倫*; 野口達夫*; 平尾敏雄; 阿部浩之; 小野田忍; 山川猛; et al.

Proceedings of 2005 Symposia on VLSI Technology and Circuits, p.222 - 223, 2005/00

65nmノードのCMOSラッチ回路に対しプロトンビームによるソフトエラー加速試験を初めて行い、ソフトエラーレート(SER)のレイアウト依存性を明らかにした。臨界電荷量と電荷収集過程は拡散層サイズに強く依存するため、SERもそれらに対し依存する。拡散層サイズの最適化によりSERを70パーセント減少できることを見いだした。スケーリングの変化とSER劣化との関係において、電源電圧を高くすることでSERの増加を緩和し、劣化を抑制できることがわかった。